采样点是节点判别信号逻辑电平的身分，对CAN/CAN FD总线来说极其苛重，更加是正在组网的时分，众个节点要尽量仍旧统一个采样点。若汇集中节点采样点不划一也许会导

采样点是节点判别信号逻辑电平的身分，对CAN/CAN FD总线来说极其苛重，更加是正在组网的时分，众个节点要尽量仍旧统一个采样点。若汇集中节点采样点不划一也许会导致同样的采样频率崭露采样过失，进而使通盘汇集崭露障碍，是以对CAN/CAN FD节点举办采样点的测试显得尤为苛重，采样点测试主意用于检讨DUT（Device Under Test）的采样点修设是否屈从模范请求。本文以CANoe自带的采样点测试工程为例先容奈何基于VH6501（CAN/CAN FD总线搅扰仪）举办CAN/CAN FD采样点测试。

采样点的身分不受DUT所处的收发形态影响，故针对采样点测试既能够搅扰DUT发送的指定报文的某个位，也能够通过测试器械发送特定搅扰报文去检测DUT的动作。

本文描写的采样点测试案例中被测节点饰演的是吸收节点的脚色。以CAN采样点测试为例，VH6501正在检测到总线空闲时，发送较高优先级的特定搅扰报文，实行一个搅扰轮回。每次搅扰轮回发送解散，微调CRC Delimiter位（隐性位）长度，使其逐次缩短，导致后一位ACK Slot（显性位）前移，并将ACK Slot长度扩大，保障整帧报文的长度稳定。当显性位电平由后往前，移至DUT采样点身分，会被DUT采到并断定CRC Delimiter位为高电平，崭露式子过失，DUT随即发送过失帧，并被CANoe采撷到。

测试时需求将CANoe逻辑通道（VH6501所正在通道）的采样点抉择尽量靠前，避免VH6501自己先被搅扰到而报错。其余，每次搅扰轮回解散，VH6501会发送肯定数主意平常报文，使DUT永远仍旧正在Error Active形态，该形态下发送的主动过失帧容易被识别。

将VH6501通道分拨给软件通道CAN1，正在图2所示界面修设Mode为CAN，并勾选Activate选项使能VH6501总线搅扰功效。

VH6501的采样点修设尽量靠前，确保优先搅扰到DUT的采样点，BTL Cycles和SJW采选数值较大的组合，可参考图3修设：

正在Panel窗口修设被测DUT的时钟频率和预分频（Prescaler）参数，实行后直接点击Active Sample Point Test，即可取得丈量结果，如图4所示：

此中，71.88%的丈量结果是VH6501逐渐缩短CRC Delimiter位至该位宽度为230ticks（500K通信速度下标称位宽度为320ticks）时DUT报错，即注解搅扰到DUT采样点，筹划230/320取得。右侧的筹划结果是遵照DUT采用的时钟频率、预分频值商讨了DUT标称位宽度的TQ数目后，颠末换算取得其采样点身分正在68.75%～75%之间。

VH6501采用的是160M的时钟频率，对应每个tick的宽度是6.25ns，单次可调理的位宽度精度为1个tick。以CAN总线KBaud速度为例，一个位宽度为2000ns，由320个tick构成。个别代码道理示意如下：

CAN FD的采样点测试比拟CAN要特别庞大，由于CAN FD涉及到传输速度的切换，需求辞别测试CAN FD报文仲裁段以及数据段的采样点，而分歧整车厂看待这两段采样点身分测试的模范都有分歧界说，苛重区别正在于搅扰身分采选分歧。采样点测试中搅扰身分最好采选一帧报文“隐性位”→“显性位”→“隐性位”序列中的“显性位”，ISO 11898-1中规则正在逻辑电平由隐性到显性的跳变沿会举办重同步，凡是来说正在此处跳变沿会位于同步段（Sync Segment）。

本示例正在CAN FD仲裁段采样点测试中，通过将搅扰报文的BRS位修设为“0”，此时整帧报文传输速度与仲裁段划一，抉择搅扰报文CRC场中的最佳搅扰位施加搅扰；对数据段采样点测试则将搅扰报文的BRS身分为“1”，此时报文数据段个别会举办波特率切换，同样的正在CRC场采选适应的最佳搅扰位施加搅扰。

将Mode切换到CAN FD，而且因为涉及到波特率切换，若采样点数值修设偏向过大的话也许导致通讯过失，采样点的修设除了需求比DUT靠前，还需求与被测DUT的采样点尽量靠近。

正在Panel窗口中修设时钟频率以及数据段和仲裁段的预分频值，实行后初步丈量即可取得结果如图8所示，实践DUT的仲裁段和数据段采样均修设为80%。

上文提到采样点测试最佳搅扰身分是“隐性位”→“显性位”→“隐性位”序列中的“显性位”，ISO 11898-1制定规则重同步会使跳变沿落正在同步段里，然而制定并未明了界说跳变沿简直落正在同步段（1个TQ宽度）的身分，是以由DUT本身带来最大差错为1个TQ，而TQ数目与DUT采用的时钟、预分频值以及传输波特率等都闭系。

>总线揭示了信号传输进程中的位时序进程，tbit(bus)是指总线上一个位的电平长度，tbit(RXD)是指DUT内部主控芯片RXD引脚检测到的一个位电平长度。

正在ISO 11898-2:2015中有界说ΔtRec的数值鸿沟，总线Mbit/s内，ΔtRec差错正在-65ns～+40ns之间，传输速度正在2Mbit/s～5Mbit/s内，ΔtRec差错正在-45ns～+15ns之间。以2Mbit/s为例，位光阴长度为500ns，此时正在RXD引脚上的位光阴长度会比总线 总线信号与RXD引脚信号位光阴示妄图

VH6501的丈量精度是指VH6501正在每次搅扰轮回可缩短或增进的步进长度，即6.25ns，称之为ΔtMesHW。

假设CAN时钟频率为80MHz，预分频值为1，则单个TQ长度ΔtTQ为12.5ns，ΔtMesHW为6.25ns。仲裁段传输速度为500kBaud，数据段为2MBaud，ΔtRec取25ns，是以ΔtRec带来的差错正在仲裁段为1.25%，正在数据段上升到5%。测试器械VH6501步进长度ΔtMesHW所带来的差错正在仲裁段和数据段辞别为0.3125%和1.25%。再加上由同步跳变沿所处的身分不确定，正在仲裁段和数据段中带来的最大差错辞别为0.625%和2.5%。由此，正在仲裁段中总的最大差错为 2.1875%（1.25% + 0.3125% + 0.625%），正在数据段中总的最大差错为8.75%（5% + 1.25% + 2.5%）。

若预分频值正在仲裁段设为4，数据段设为5，其他数据同例1。则最直观的发扬为单个TQ长度会扩大，正在仲裁段中ΔtTQ1为50ns，由ΔtTQ1带来的差错为2.5%。同理正在数据段中ΔtTQ2带来的差错为12.5%。这两者带来的差错仍然赶过了ΔtRec所带来的差错，于是ΔtRec的影响能够渺视。

由此，正在仲裁段中总的最大差错为2.8125%（0.3125%+2.5%），正在数据段中总的最大差错为 13.75%（1.25%+12.5%）。是以若表面采样点为75%，实践测试取得的结果，仲裁段正在75%±2.8125%，数据段正在75%±13.75%鸿沟内都是合理的。

综上，假设正在测试境况中DUT所采用时钟对应的最小TQ光阴长度正在ΔtRec鸿沟内，而且实践TQ修设正在此鸿沟内，则正在采样点测试结果中需求商讨ΔtRec带来的差错。通过上述例子能够看出VH6501所带来的差错占比是很小的，大个别是因为CAN制定自己所带来的差错。这些差错能够以为是合理且无法避免的，正在实践测试验证中需求举办肯定的考量。